sábado, 29 de mayo de 2010

Fabricacion de CI MOS

http://www.angelfire.com

Para la fabricación de un Circuito Integrado MOS ( con elementos de canal N de enriquecimiento ) se utiliza un sustrato de Silicio de tipo N.

La figura indica la secuencia de operaciones. El proceso completo se describe:

1.- Oxidación completa de la superficie del sustrato mediante una capa de 120 milimicras de espesor.

2.- Primera operación de fotograbado para crear las zonas del surtidor y del drenador.

3.- Realización del surtidor y del drenador por difusión de elementos impurificantes de tipo P.

4.- Nueva oxidación de la superficie obtenida. Creación de una capa de óxido de 1,4 micras de espesor.

5.- Nueva operación de fotograbado para crear el graduador y las tomas del surtidor y del ordenador. Eliminación de la capa de óxido hasta formar el dieléctrico del graduador 0.1 o 0.2 micras de espesor.

6.- Ultima operación de fotograbado para liberar las zonas que deben analizarse.

El proceso descrito se puso a punto en 1965 por General Instrument para comercializar productos con la sigla MTOS (Metal Thick Oxide Silicon ", es decir, metal, óxido espeso, silicio ).

La comparación del proceso con el seguido en la fabricación de circuitos bipolares permite establecer que:

  1. No es preciso crear recintos aislantes que ocupan aproximadamente el 30% de la superficie del sustrato en tecnología bipolar.
  2. No se precisa la creación de depósito epitaxiales.
  3. No se precisa más que de una sola operación de difusión ( en tecnología bipolar se precisan por lo menos 4 ).

La fabricación de dos MOS dispuestos contiguamente sobre un mismo sustrato puede originar la aparición de un MOS parasito entre ambos.

En efecto, el drenador 1 y el surtidor 2 se solapan con una capa de óxido muy gruesa. Sin embargo, para una tensión especificada, de las metalizaciones que la cubren, puede convertirse en un graduador parásito (tensión del orden de 20 – 30 volt).

En estas condiciones se origina un canal parásito y en consecuencia un MOS indeseado.

Se ha encontrado que para realizar un CI/MOS bastan 38 operaciones, de las cuales 2 se efectúan a elevada temperatura, mientras que un circuito bipolar análogo precisa 130 operaciones de las que 10 se efectúan a elevada temperatura. Las operaciones a altas temperaturas tienden a degradar las características de un CI.

La ganancia de un MOS depende esencialmente de su geometría y no de sus características de difusión. En técnicas bipolares la ganancia se determina por el nivel de dos dopados, y por tanto, depende de la difusión.

EL MOS TETRODO

La realización de un MOS con dos electrodos de mando, el elemento recibe el nombre de MOS con doble graduador o tetrodo ( por sus cuatro electrodos: surtidor, drenador, graduador 1 y graduador 2).

El MOS tetrodo se utiliza frecuentemente en conexión cascodo ( por equivalencia con el circuito cascodo. En estas condiciones, por disminuir la capacidad de reacción se alcanzan frecuencias de trabajo muy elevadas.

FABRICACION DE LOS MOS IMPLANTADOS

Las imperfecciones técnicas del apantallado y de la difusión limitan la frecuencia de trabajo de los MOS tradicionales, ya que es imposible limitar el recubrimiento del surtidor y del drenador por el graduador. El MOS implantado no presenta tales inconvenientes y por lo tanto las capacidades inter- electródicas disminuyen considerablemente, lo que permite reducir el tiempo de conmutación por lo menos la mitad.

Por otro lado, la tensión de umbral de MOS está determinado especialmente por el espesor y la constante dieléctrica del aislante de graduador y por la densidad de carga por unidad de superficie en la zona empobrecida. El umbral puede pues reducirse a valores compatibles con los de los sistemas TTL (1 o 2 Volt ).

Las técnicas de implantación permiten realizar, sobre un mismo sustrato, MOS de enriquecimiento y MOS de empobrecimiento. Esta combinación determina la obtención de puertas para las que el producto potencia conmutada – rapidez de respuesta resulta duplicado respecto a las realizaciones difusas.

En la actualidad, las realizaciones más características en técnicas de haces iónicos son los circuitos LSI. Entre ellos pueden citarse algunos circuitos de Hughes o de la firma Mostek – Sprague y los estudios efectuados en Francia por LETI de Grenoble, los Laboratorios de investigación Sescosem, Thompson CSF y LEP.

Gracias al bordado iónico puede ser implantado el canal y zonas del surtidor y del drenador (Figura ). En ambos casos los electrodos están autoalineados.

Así (Figura 3.26) la firma Sprague – Mostek implanta un canal a través de una capa delgada de óxido (la capa espesa detiene los iones de bombardeo), mientras que LETI o Philips sugieren una implantación de surtidor y drenador.

En todo caso se emplea una tecnología mixta en la actualidad, utilizándose a la vez la difusión y la implantación iónica.

Para LETI , las primeras etapas son de la realización de un MOS según la tecnología habitual: difusión, en un sustrato N de dos zonas P, fotograbación y oxidación de graduador, fotograbación de los contactos y metalización.

Sin embargo, la metalización de aluminio sobre el graduador no recubre íntegramente el espacio entre el surtidor y el drenador (3.27). Si ahora se efectúa una implantación en boro a 30 KeV, la región situada bajo el contacto metálico estará protegida y penetrando a través de la capa estrecha de óxido, los iones de boro dopan el sustrato a ras del graduador y de las zonas difundidas de surtidor y drenador.

En consecuencia, la implantación iónica se utiliza aquí como operación complementaria para mejorar las características, pero no modifica sustancialmente la tecnología clásica de fabricación.

Para efectuar la implantaciones se utiliza un acelerador de particulas que posee una fuente a alta frecuencia en la que se ioniza tricloruro de boro. Tras una separación magnética, los iones boro se someten a tensiones electrostáticas perpendiculares de barrido. Lo que permite obtener una zona implantada homogénea en las pastillas de silicio, la cual permanece a temperatura ambiente.

El método Philips resulta casi igual al anterior (figura). En este caso los iones son tambien detenidos por el aluminio del graduador. Según que se desee fabricar un MOS de canal P o de canal N, se utiliza iones boro o iones fósforo. El canal puede reducirse a una longitud de 3 micras, lo que ha permitido fabricar MOS oscilantes a 800 gigahertz.

LA FABRICACION DE UN CI/MOS

Para la fabricación de un CI/MOS de nitruro se realiza un "Sándwich" de nitruro y dióxido de silicio tal como se indica en la figura.

Este dispositivo presenta además una resistencia de canal reducida en relación con el MOS clásico y, por lo tanto, las constantes de tiempo se reducen y las frecuencias de trabajo aumentan.

Los primeros CI de nitruro de silicio fueron comercializados en 1969 por General Instrument con el nombre de MTNS ( "Metal - Thick – Oxide – Nitride – Silicon "), y posteriormente por GIANT ( "General Instrument Advanced Nitride Technologie " ).

GRADUADOR DEL SILICIO

La tensión de umbral no está únicamente determinada por el espesor del dieléctrico empleado. Otro factor a considerar es la naturaleza del graduador.

En efecto, el potencial de contacto o diferencia entre el trabajo de extracción de un electrón del graduador y del sustrato toma un valor f que influye sobre la tensión de umbral Vth.

FABRICACION DE UN MOS CON GRADUADOR DEL SILICIO

La figura muestra el método de fabricación de un MOS con graduador de silicio según la técnica desarrollada por Fairchild en 1967.

A continuación se procede a recubrir toda la superficie de la lamina con una capa de silicio policristalino.

Una nueva operación de fotograbado delimita las zonas del surtidor y del drenador y eventualmente, un primer plano de interconexiones. La capa estrecha de óxido y el silicio policristalino se eliminan excepto en el lugar del graduador, así se delimita con claridad la región de difusión del boro que puede ser efectuada sin más.

Se obtiene una diferencia importante en relación con el proceso clásico; la figura muestra la superposición del graduador de aluminio sobre el drenador y el surtidor desaparece con la presente tecnología. Por ello las capacidades parásitas se reducen notablemente.

La difusión de boro, que se efectúa rápidamente en el silicio sin apenas modificar la capa de óxido, sirve para crear el surtidor y el drenador y también para dopar fuertemente el graduador a fin de que aquellas tenga una resistividad del orden de 1 W .cm. Esta es la única operación de difusión del proceso.

Se procede a una nueva oxidación y a la tercera apertura de ventanas para preparar las tomas del drenador y del surtidor.

Se deposita una capa de aluminio sobre toda la superficie de la lámina y la cuata y última operación de fotograbado sirve para dejar sólo el aluminio en las zonas precisas para crear el segundo plano de interconexiones.

Adriana Gabriela Trujillo

C.I.17863740

EES

SECC. 02


IC Packaging - Nearing 50 year of evolution

Fuente: http://www.globalsmt.net/documents/Columns-Fjelstad/7.7_fjelstad.pdf

While the glamour of the integrated circuit has diminished little over the nearly five decades of its existence, it has become increasingly clear in the last several years that the performance of semiconductor chips is being gated by the IC package. Once a bit of an ‘ugly duckling’ technology (in the early history of the IC, the package is given almost no mention), the IC package is blossoming into a swan and it is now beginning to rival the very technology that gave it birth in terms of the attention it is getting. As evidence one can point to the increasing numbers of colleges, universities and research institutes around the globe that are making a science out of what was one time somewhat of a craft. Or one can look to the explosion in packaging related patents that have been filed and issued over the course of the last ten years. The reasons are manifold but they are rooted in cost, performance and reliability. To understand how IC packaging technology got to where it is today, it is necessary to look back at the road it traveled to get here.

The IC package was born of the IC, which, though it had great potential power within, did not have the ability to easily communicate with the world beyond owing to the fine and seemingly random pitch of its contacts. The nascent electronics assembly industry did not have such assembly prowess as they enjoy today and they needed something more friendly to their needs. Thus the two companies, Fairchild Semiconductor and Texas Instruments, homes of the co-inventors of the integrated circuit, Robert Noyce and Jack Kilby respectively, each devised what was to package the delicate ICs, and they came up with two different approaches. Fairchild was first with production ICs in 1961 and ultimately provided chips in through-holemountable dual in line packages (DIP). Texas Instruments came up with the flat pack for their ICs, which was probably the first surface mount package. Both used ceramic as the insulating carrier base for the lead frames to which the chip was interconnect by miniature wires. A relatively short time later, in 1963, IBM found success with the idea of direct connection by flip mounting the chip onto ceramic circuit substrates using solder. AT&T had a somewhat similar idea, but it required attachment of a planar beam lead, which was an early precursor of tape automated bonding (TAB) assembly. Those familiar with IC packages of today will recognize ‘genetic material’ that remains in the various packaging technologies from the different package lineages of earlier times. With the continuing rise in I/O counts over time, the limits of the earlier solutions were reached and newer formats were developed. The most important perhaps was the pin grid array (PGA) which established the area array interconnection concept and blazed a trail for the ball grid array (BGA) package, which came into prominence in the late 1980s and early 1990s. In between those events, surface mount technology took off, and a host of peripherally leaded IC packages came into being. First on two sides and then on four, early surface mount packages included the small (or Swiss) outline package (SOP), then a shrink version, the SSOP, and finally a thin version, the TSOP. The four-sided packages were called quad leaded fine pitch or QFPs and because they were plastic PQFPs. Tape

carrier packaging (TCP), a variation of TAB, found some favor because of their fine pitch leads, which allowed for reduced area use, but it was not as efficient as area array; the assembly was very difficult and prone to solder shorts.

Chip scale packaging represented the next step in the evolution of packaging. It was fundamentally an effort to obtain the benefits of flip chip assembly (smallest form factor, highest performance, etc.) but without all of the risks and challenges, and with the benefit of standards, which is virtually impossible with flip chip. However, CSP technology has not replaced flip chip technology but has instead augmented it. The last stop in chip scale packaging is chip size, and that has been accomplished by wafer level packaging with the ICs being packaged directly on the silicon wafer.

Wafer level packaging began to take hold in the late 1990s, and today a substantial number of ICs are packaged on the wafer, mostly for lower lead count applications that do not require underfill to meet reliability requirements. That is not the end of the evolution of IC packaging, however.

Stacking of both chips within a packageand of packages on packages is now pacing IC packaging technology’s evolution. This has been in response to the notion that IC packaging is now a volumetric problem. Volumetric system miniaturization and interconnection (VSMI) is required as

simply shrinking the package in the X and Y dimensions is no longer providing the size and performance demanded by today’s advanced mobile products. Still, the idea of stacking of silicon chips and packages is not new and in fact it has roots in the 1980’s and perhaps even earlier, but the need for such solutions was not pressing at the time. Today however, the concept of a system in package (SiP) has pressed stacked technology into service. Even these new SiP devices have precursors. Perhaps the most notable was the multichip module (MCM), which defined a path but which could not deliver cost-effectively because of the inability to get known good die (KGD).

In summary, the evolution of IC packaging technology has been a fascinating journey. It has moved from stagehand to leading actor in the theater of electronic manufacturing and may soon own the theater. Next year, 2008, marks the 50th anniversary of the invention of the IC, and while there is

no firm date to mark the invention of IC package technology, it is worth remembering the important role it has played in getting the electronics industry to where it is today. Perhaps the industry can find a way to pay homage to the IC package that made the rise of the IC possible.

Adriana Gabriela Trujillo

C.I.17863740

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SECC 02.


INTEGRATED CIRCUIT FABRICATION PROCESS

Fuente: http://web.engr.oregonstate.edu/~moon/engr203/read/read3.pdf

Do you ever wonder how the processor in your computer was actually fabricated? How is it that engineers can put hundreds of millions of transistors into one device that measures only a few centimeters on a side (and with so few errors) so the devices actually function as expected?

Devices such as modern computer processors and semiconductor memories fall into a class known as integrated circuits (IC). They are so named because all of the components in the circuit (and their “wires”) are fabricated simultaneously onto a circuit during the manufacturing process. This is in contrast to circuits where each component is fabricated separately and then soldered or wired together onto a common board (such as those you probably build in your lab classes). Integrated circuits were first demonstrated independently by Jack Kilby at Texas Instruments and Robert Noyce at Fairchild Semiconductor in the late 1950s. Once developed, the ability to manufacture components

and their connections in parallel with good quality control meant that circuits with thousands (then millions, then billions) of components could be designed and built reliably.

Semiconductor Processing Basics

All mainstream semiconductor integrated-circuit processes start with a thin slice of silicon, known as a substrate or wafer. This wafer is circular and ranges from 4 to 18 inches in diameter and is approximately 1 mm thick (hence its name). Each wafer is cut from a single crystal of the element silicon and polished to its final thickness with atomic smoothness (Fig. TF7-1). Most circuit designs (like your processor) fit into a few square centimeters of silicon area; each self-contained area is known as a die. After fabrication, the wafer is cut to produce independent, rectangular dies often known as chips, which are then packaged to produce the final component you buy at the store.

Figure TF7-1: A single 4-inch silicon wafer. Note the

wafer’s mirror-like surface. (Courtesy of Veljko Milanovic

A specific sequence or process of chemical and mechanical modifications is performed on certain areas of the wafer. Although complex processes employ a variety of techniques, a basic IC process will employ one of the following three modifications to the wafer:

Implantation: Atoms or molecules are added to the silicon wafer, changing its electronic properties (Fig.TF7-2(a)).

Deposition: Materials such as metals, insulators, or semiconductors are added in thin layers (like painting) onto the wafer (Fig. TF7-2(b)).

Etching: Material is removed from the wafer through chemical reactions or mechanical motion (Fig. TF7-2(c)).

Lithography

When building a multi-component IC, we need to perform different modifications to differents areas of the wafer. We may want to etch some areas and add metal to others, for example. The method by which we define which areas will be modified is known as lithography.

Lithography has evolved much over the last 40 years and will continue to do so. Modern lithography employs all of the basic principles described below, but uses complex computation, specialized materials, and optical devices to achieve the very high resolutions required to reach modern feature sizes. At its heart, lithography is simply a stencil process. In an old-fashioned stencil process, when a plastic sheet with cut-out letters or numbers is laid on a flat surface and painted, only the cutout areas would be painted. Once the stencil is removed, the design left behind consists of only the painted areas with clean edges and a uniform surface. With that in mind, consider Fig. TF7-3. Given a flat wafer, we first apply a thin coating of liquid polymer known as photoresist (PR). This layer usually is several hundred nanometers thick and is applied by placing a drop in the center of the wafer and then spinning the wafer very fast (1000 to 5000 rpm) so that the drop spreads out evenly over the surface. Once coated, the PR is heated (usually between 60 to 100◦C) in a process known as baking; this allows the PR to solidify

slightly to a plastic-like consistency. Once baked and when exposed to ultraviolet (UV) light, the bonds that hold the PR molecules together are “chopped” up; this makes it easy to wash away the UV-exposed areas (some varieties of PR behave in exactly the opposite manner: UV light makes the PR very strong or cross-linked, but we will ignore that technique here). In lithography, UV light is focused through a glass plate with patterns on it; this is known as exposure.

These patterns act as a “light stencil” for the PR.Wherever UV light hits the PR, that area subsequently can be washed away in a process called development. After development, the PR film remains behind with holes in certain areas. How is this helpful? Let’s look at how the modifications presented earlier can be masked with PR to produce patterned effects (Fig. TF7-4). In each case, we first use lithography to pattern areas onto the wafer (Fig. TF7-4(a)) then we perform one of our three processes (Fig. TF7-4(b)), and finally, we use a strong solvent such as acetone (nail polish remover) to completely wash away the PR (Fig. TF7-4(c)). The PR allows us to implant, deposit, or etch only in defined areas.

Fabricating a Diode

In Section 2-7, we discussed the functional performance of the diode as a circuit component. Here, we will examine briefly how a diode is fabricated. Similar but more complex multi-step processes are used to make transistors and integrated circuits. Conceptually, the simplest diode is made from two slabs of silicon—each implanted with different atoms—pressed together such that they share a boundary (Fig. TF7-5). The n and p areas are pieces of silicon that

have been implanted with atoms (known as impurities) that increase or decrease the number of electrons capable of flowing freely through the silicon. This changes the semiconducting properties of the silicon and creates an electrically active boundary (called a junction) between the n and the p areas of silicon. If both the n and p pieces of silicon are connected to metal wires, this two-terminal device exhibits the diode iv curve shown in Fig. 2-35(c).

Figure TF7-6 shows the process for making a single diode. Only one step needs further definition: oxidation. During oxidation, the silicon wafer is heated to > 1000◦C in an oxygen atmosphere. At this temperature, the oxygen atoms and the silicon react and form a layer of SiO2 on the surface (this layer is often called an oxide layer). SiO2 is a type of glass and is used as an insulator.

Wires are made by depositing metal layers on top of the device; these are called interconnects. Modern ICs have 6 to 7 such interconnect layers (Fig. TF7-7). These layers are used to make electrical connections between all of the various components in the IC in the same way that macroscopic wires are used to link components on a breadboard.

Adriana Gabriela Trujillo

C.I.17863740

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BiCMOS

Fuente: http://es.wikipedia.org/wiki/BiCMOS

BiCMOS (contracción de Bipolar-CMOS) es el nombre de una tecnología de fabricación de circuitos integrados que combinan las ventajas de las tecnologías bipolar y CMOS, integrándolas juntas en un mismo wafer. Se usa en analógica para la fabricación de amplificadores y en digital para algunos componentes discretos.

HISTORIA

Hasta hace poco la integración de transistores MOS y bipolares en un mismo componente era difícil y poco viable económicamente. Por esta razón la mayor parte de los circuitos integrados elegían usar una u otra tecnología en función de los criterios de diseño. Los transistores bipolares ofrecían alta velocidad, alta ganancia y baja resistencia de salida, mientras que los CMOS presentaban alta resistencia de entrada que se traducían en puertas lógicas sencillas y de bajo consumo. A finales de los 90 las técnicas modernas de fabricación empezaron a hacer posible los circuitos BiCMOS. Esta tecnología fue rápidamente adoptada en la fabricación de amplificadores y mostro así mismo algunas ventajas en circuitos digitales. Si bien, no se ha alcanzado aún el alto nivel de integración permitido por la tecnología CMOS, lo que restringe el uso de la BiCMOS en circuitos lógicos a escalas de baja y media integración.

VENTAJAS

Consideramos como ejemplo de circuito BiCMOS un amplificador de dos etapas (la primera con un transistor MOS y la segunda con un BJT). Está claro que la primera etapa aporta una elevada impedancia de entrada y la segunda una baja resistencia de salida. Pero además para determinadas configuraciones, sobre todo el cascode, presenta también la característica de una baja capacitancia (casi tanto como en el caso de un solo BJT). Lo que se traduce en amplificador con un alto ancho de banda y circuitos lógicos con alta velocidad de conmutación.

DESVENTAJAS

El principal inconveniente de esta tecnología reside en ajustar por separado las características de los componentes BJT y MOS. Esto aumenta el número de etapas del proceso de fabricación y en consecuencia un coste. Adicionalmente, si atendemos a criterios de rendimiento la tecnología BiCMOS nunca puede ofrecer los bajos niveles de consumo de la tecnología CMOS.

Adriana Gabriela Trujillo

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BiCMOS

Fuente: http://es.wikipedia.org/wiki/BiCMOS

BiCMOS (contracción de Bipolar-CMOS) es el nombre de una tecnología de fabricación de circuitos integrados que combinan las ventajas de las tecnologías bipolar y CMOS, integrándolas juntas en un mismo wafer. Se usa en analógica para la fabricación de amplificadores y en digital para algunos componentes discretos.

HISTORIA

Hasta hace poco la integración de transistores MOS y bipolares en un mismo componente era difícil y poco viable económicamente. Por esta razón la mayor parte de los circuitos integrados elegían usar una u otra tecnología en función de los criterios de diseño. Los transistores bipolares ofrecían alta velocidad, alta ganancia y baja resistencia de salida, mientras que los CMOS presentaban alta resistencia de entrada que se traducían en puertas lógicas sencillas y de bajo consumo. A finales de los 90 las técnicas modernas de fabricación empezaron a hacer posible los circuitos BiCMOS. Esta tecnología fue rápidamente adoptada en la fabricación de amplificadores y mostro así mismo algunas ventajas en circuitos digitales. Si bien, no se ha alcanzado aún el alto nivel de integración permitido por la tecnología CMOS, lo que restringe el uso de la BiCMOS en circuitos lógicos a escalas de baja y media integración.

VENTAJAS

Consideramos como ejemplo de circuito BiCMOS un amplificador de dos etapas (la primera con un transistor MOS y la segunda con un BJT). Está claro que la primera etapa aporta una elevada impedancia de entrada y la segunda una baja resistencia de salida. Pero además para determinadas configuraciones, sobre todo el cascode, presenta también la característica de una baja capacitancia (casi tanto como en el caso de un solo BJT). Lo que se traduce en amplificador con un alto ancho de banda y circuitos lógicos con alta velocidad de conmutación.

DESVENTAJAS

El principal inconveniente de esta tecnología reside en ajustar por separado las características de los componentes BJT y MOS. Esto aumenta el número de etapas del proceso de fabricación y en consecuencia un coste. Adicionalmente, si atendemos a criterios de rendimiento la tecnología BiCMOS nunca puede ofrecer los bajos niveles de consumo de la tecnología CMOS.

Adriana Gabriela Trujillo

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